CD74HC7046AM Купить - TI Деталь тактового сигнала

Картинки только для справки.Точные характеристики следует получить из паспорта продукта.

CD74HC7046AM

PLL Single 12MHz to 18MHz 16Pin SOIC Tube

Наличие: 214 шт.

Адрес доставки: Москва

Цена: ₽ 184.22

шт.

Купить

*Запросить предложение по оптовому количеству?

*Акции меняются очень быстро Контакты немедленно!

Производитель:

ЧипСити Номер продукта:

CC5512296

Категория продукта:

Деталь тактового сигнала

3D модель

Оплата:

Обновлено 17.06.2025, 07:48:07(GMT+3)

Проверка качества компонентов

тдел качества компонентов ЧипСити поддерживает вышеупомянутые многочисленные методы проверки, чтобы гарантировать качество компонентов. Узнать больше >

CD74HC7046AM характеристики

Атрибут	Значение атрибута
Номенклатура	CD74HC7046AM
Производитель	TI
ЧипСити Номер продукта	CC5512296
Категория продукта	Деталь тактового сигнала
Даташит
3D модель	3D модель
Стиль Монтажа	Surface Mount
Количество Выводов	16 Pin
Корпус/Пакет	SOIC-16
Частота	38 MHz
Напряжение Питания (DC)	2.00V (min)
Количество Выходных Интерфейсов	1 Output
Ток Питания	8.00 µA
Количество Цепей	1 Circuit
Количество Стежков	16 Position
Количество Битов	1 Bit
Узлы Напряжения	6.00 V, 5.00 V, 2.00 V
Рабочий цикл	50 %
Рабочая температура (Макс)	125 ℃
Рабочая температура (мин)	-55 ℃
Напряжение питания	2V ~ 6V
Напряжение питания (Макс)	6 V
Напряжение питания (мин)	2 V
Длина	9.9 mm
Ширина	3.91 mm
Высота	1.58 mm
Рабочая Температура	-55℃ ~ 125℃
Жизненный Цикл Продукта	Active
Упаковка	Each
RoHS Комплаенс	RoHS Compliant
Бессвинцовая Статус	Lead Free
REACH SVHC Комплаенс	No SVHC
REACH SVHC Compliance Edition	2015/06/15
ECCN кодекс	EAR99
	Показывать Просмотр аналоги замена

CD74HC7046AM описание продукта

The CD74HC7046AM is a Phase-locked Loop with VCO and lock detector. High-speed silicon-gate CMOS device, specified in compliance with JEDEC Standard No. 7A, are phase-locked-loop (PLL) circuits that contain a linear voltage-controlled oscillator (VCO), two-phase comparators (PC1, PC2) and a lock detector. A signal input and a comparator input are common to each comparator. The lock detector gives a HIGH level at pin 1 (LD) when the PLL is locked. The lock detector capacitor must be connected between pin 15 (CLD) and pin 8 (Gnd). For a frequency range of 100kHz to 10MHz, the lock detector capacitor should be 1000 to 10pF respectively. The signal input can be directly coupled to large voltage signals or indirectly coupled (with a series capacitor) to small voltage signals. A self-bias input circuit keeps small voltage signals within the linear region of the input amplifiers.
Excellent VCO frequency linearity
VCO-inhibit control for ON/OFF keying and for low standby power consumption
Minimal frequency drift
Zero voltage offset due to op-amp buffer
Balanced Propagation Delay and Transition Times
10 LSTTL Loads (standard outputs) and 15 LSTTL loads (bus driver outputs) fanout
NIL = 30%, NIH = 30% of VCC at VCC = 5V High noise immunity

Показывать

CD74HC7046AM Даташит PDF

29 страницы, 482 КБ

10/31/2014