MC100EP195BMNG Купить - ON Semiconductor Линия задержки

Картинки только для справки.Точные характеристики следует получить из паспорта продукта.

MC100EP195BMNG

ON Semiconductor

Active Programmable Delay Line 1IN 0.01ns ABS 12.2ns MAX 32Pin QFN EP Tube

Наличие: 203 шт. Гарантия оригинала

Адрес доставки:

Цена: ₽ 926.33

шт.

Купить

Цена действительна 24 часа

Высокий спрос на этой неделе

Производитель:

ON Semiconductor

ЧипСити Номер продукта:

CC14192759

Категория продукта:

Линия задержки

Дата доставки: 7 дней

3D модель

Оплата:

Обновлено 01.05.2026, 07:48:07(GMT+3)

Проверка качества компонентов

тдел качества компонентов ЧипСити поддерживает вышеупомянутые многочисленные методы проверки, чтобы гарантировать качество компонентов. Узнать больше >

Более 11 лет опыта в закупках

Сертифицированный поставщик (ISO)

1000+ клиентов в России

Поддержка малого MOQ

MC100EP195BMNG характеристики

Атрибут	Значение атрибута
Номенклатура	MC100EP195BMNG
Производитель	ON Semiconductor
ЧипСити Номер продукта	CC14192759
Жизненный Цикл Продукта	Active
Категория продукта	Линия задержки
Даташит
3D модель	3D модель
Стиль Монтажа	Surface Mount
Количество Выводов	32 Pin
Корпус/Пакет	QFN-32
Напряжение Питания (DC)	3.00V (min)
Безгалогеновый Статус	Halogen Free
Количество Цепей	1 Circuit
Рабочая температура (Макс)	85 ℃
Рабочая температура (мин)	-40 ℃
Напряжение питания	3V ~ 3.6V
Напряжение питания (Макс)	3.6 V
Напряжение питания (мин)	3 V
Длина	5 mm
Ширина	5 mm
Высота	0.95 mm
Рабочая Температура	-40℃ ~ 85℃
Упаковка	Tube
RoHS Комплаенс	RoHS Compliant
Бессвинцовая Статус	Lead Free
REACH SVHC Compliance Edition	2015/12/17
ECCN кодекс	EAR99
	Показывать Просмотр аналоги замена

Аналоги товара

MC100EP195BMNG описание продукта

The MC100EP195B is a Programmable Delay Chip (PDC) designed primarily for clock deskewing and timing adjustment. It provides variable delay of a differential NECL/PECL input transition. The delay section consists of a programmable matrix of gates and multiplexers as shown in the logic diagram, Figure 2. The delay increment of the EP195B has a digitally selectable resolution of about 10 ps and a net range of up to 10.2 ns. The required delay is selected by the 10 data select inputs D(9:0) values and controlled by the LEN (pin 10). A LOW level on LEN allows a transparent LOAD mode of real time delay values by D(9:0). A LOW to HIGH transition on LEN will LOCK and HOLD current values present against any subsequent changes in D(10:0). The approximate delay values for varying tap numbers correlating to D0 (LSB) through D9 (MSB) are shown in Table 6 and Figure 3.
Features
---
|
Maximum Input Clock Frequency >1.2 GHz Typical
Programmable Range: 0 ns to 10 ns
Delay Range: 2.2 ns to 12.2 ns
10 ps Increments
PECL Mode Operating Range:VCC = 3.0 V to 3.6 V with VEE = 0 V
NECL Mode Operating Range:VCC = 0 V with VEE = 3.0 V to 3.6 V
IN/INb Inputs Accept LVPECL, LVNECL, LVDS Levels
A Logic High on the EN Pin Will Force Q to Logic Low
D10:0 Can Select Either LVPECL, LVCMOS, or LVTTL Input Levels
VBB Output Reference Voltage

Показывать

MC100EP195BMNG Даташит PDF

17 страницы, 212 КБ

03/28/2012