SN74HC166N Купить - TI Регистр сдвига

Картинки только для справки.Точные характеристики следует получить из паспорта продукта.

SN74HC166N

8Bit Parallel-Load Shift Registers 16-PDIP -40℃ to 85℃

Наличие: 870 шт.

Адрес доставки: Москва

Цена: ₽ 87.80

шт.

Купить

*Запросить предложение по оптовому количеству?

*Акции меняются очень быстро Контакты немедленно!

Производитель:

ЧипСити Номер продукта:

CC6227903

Категория продукта:

Регистр сдвига

3D модель

Оплата:

Обновлено 17.06.2025, 07:48:07(GMT+3)

Проверка качества компонентов

тдел качества компонентов ЧипСити поддерживает вышеупомянутые многочисленные методы проверки, чтобы гарантировать качество компонентов. Узнать больше >

SN74HC166N характеристики

Атрибут	Значение атрибута
Номенклатура	SN74HC166N
Производитель	TI
ЧипСити Номер продукта	CC6227903
Категория продукта	Регистр сдвига
Даташит
3D модель	3D модель
Стиль Монтажа	Through Hole
Количество Выводов	16 Pin
Корпус/Пакет	PDIP-16
Частота	45 MHz
Напряжение Питания (DC)	2.00V ~ 6.00V
Количество Выходных Интерфейсов	1 Output
Количество Цепей	1 Circuit
Количество Стежков	16 Position
Количество Битов	8 Bit
Узлы Напряжения	6.00 V, 5.00 V, 2.00 V
Привод Выходного Тока	-1.00 mA
Количество входов	9 Input
Рабочая температура (Макс)	85 ℃
Рабочая температура (мин)	-40 ℃
Напряжение питания	2V ~ 6V
Напряжение питания (Макс)	6 V
Напряжение питания (мин)	2 V
Длина	19.3 mm
Ширина	6.35 mm
Высота	4.57 mm
Вес	0.015227096868 kg
Рабочая Температура	-40℃ ~ 85℃
Жизненный Цикл Продукта	Active
Упаковка	Each
RoHS Комплаенс	RoHS Compliant
Бессвинцовая Статус	Lead Free
REACH SVHC Комплаенс	No SVHC
REACH SVHC Compliance Edition	2014/12/17
ECCN кодекс	EAR99
	Показывать Просмотр аналоги замена

SN74HC166N описание продукта

The SN74HC166N is a 8-bit parallel-load Shift Register features gated clock (CLK, CLK INH) inputs and an overriding clear (CLR\\) input. The parallel-in or serial-in modes are established by the shift/load (SH/LD\\) input. When high, SH/LD\ enables the serial (SER) data input and couples the eight flip-flops for serial shifting with each CLK pulse. When low, the parallel (broadside) data inputs are enabled and synchronous loading occurs on the next clock pulse. During parallel loading, serial data flow is inhibited. clocking is accomplished on the low-to-high-level edge of CLK through a 2-input positive-NOR gate permitting one input to be used as a clock-enable or clock-inhibit function. Holding either CLK or CLK INH high inhibits clocking, holding either low enables the other clock input. This allows the system clock to be free running and the register can be stopped on command with the other clock input. CLK INH should be changed to the high level only when CLK is high.
Outputs can drive up to 10 LSTTL loads
Typical tpd = 13ns
Synchronous load
Direct overriding clear
Parallel-to-serial conversion
80µA Maximum low power consumption
±4mA Output drive at 5V
1µA Maximum low input current

Показывать

SN74HC166N Даташит PDF

34 страницы, 1763 КБ

09/04/2015