MC100LVEP34DTG Купить - ON Semiconductor Деталь тактового сигнала

Картинки только для справки.Точные характеристики следует получить из паспорта продукта.

MC100LVEP34DTG

ON Semiconductor

MC100LVEP34 Series 2.8GHz 3.8V ECL ÷2, ÷4, ÷8 Clock Generation Chip - TSSOP-16

Наличие: 223 шт. Гарантия оригинала

Адрес доставки:

Цена: ₽ 499.89

шт.

Купить

Цена действительна 24 часа

Высокий спрос на этой неделе

Производитель:

ON Semiconductor

ЧипСити Номер продукта:

CC13181840

Категория продукта:

Деталь тактового сигнала

Дата доставки: 7 дней

3D модель

Оплата:

Обновлено 01.05.2026, 07:48:07(GMT+3)

Проверка качества компонентов

тдел качества компонентов ЧипСити поддерживает вышеупомянутые многочисленные методы проверки, чтобы гарантировать качество компонентов. Узнать больше >

Более 11 лет опыта в закупках

Сертифицированный поставщик (ISO)

1000+ клиентов в России

Поддержка малого MOQ

MC100LVEP34DTG характеристики

Атрибут	Значение атрибута
Номенклатура	MC100LVEP34DTG
Производитель	ON Semiconductor
ЧипСити Номер продукта	CC13181840
Жизненный Цикл Продукта	Active
Категория продукта	Деталь тактового сигнала
Даташит
3D модель	3D модель
Стиль Монтажа	Surface Mount
Количество Выводов	16 Pin
Корпус/Пакет	TSSOP-16
Частота	2.8 GHz
Напряжение Питания (DC)	2.38V (min)
Номинальное Напряжение (DC)	40.0 V
Номинальный Ток	10.0 mA
Безгалогеновый Статус	Halogen Free
Количество Выходных Интерфейсов	3 Output
Ток Питания	50 mA
Количество Цепей	1 Circuit
Максимальный рабочий цикл	50 %
Рабочая температура (Макс)	85 ℃
Рабочая температура (мин)	-40 ℃
Напряжение питания	2.375V ~ 3.8V
Напряжение питания (Макс)	3.8 V
Напряжение питания (мин)	2.375 V
Длина	5.1 mm
Ширина	4.5 mm
Высота	1.05 mm
Рабочая Температура	-40℃ ~ 85℃
Упаковка	Tube
RoHS Комплаенс	RoHS Compliant
Бессвинцовая Статус	Lead Free
REACH SVHC Комплаенс	No SVHC
REACH SVHC Compliance Edition	2015/12/17
ECCN кодекс	EAR99
	Показывать Просмотр аналоги замена

Аналоги товара

MC100LVEP34DTG описание продукта

The MC100LVEP34 is a low skew DIV2, DIV4, DIV8 clock generation chip designed explicitly for low skew clock generation applications. The internal dividers are synchronous to each other, therefore, the common output edges are all precisely aligned. The V pin, an internally generated voltage supply, is available to this device only. For single-ended input conditions, the unused differential input is connected to V as a switching reference voltage. V may also rebias AC coupled inputs. When used, decouple V via a 0.01 uF capacitor and limit current sourcing or sinking to 0.5 mA. When not used, VThe common enable (ENbar) is synchronous so that the internal dividers will only be enabled/disabled when the internal clock is already in the LOW state. This avoids any chance of generating a runt clock pulse on the internal clock when the device is enabled/disabled as can happen with an asynchronous control. An internal runt pulse could lead to losing synchronization between the internal divider stages. The internal enable flip-flop is clocked on the falling edge of the input clock; therefore, all associated specification limits are referenced to the negative edge of the clock input.Upon startup, the internal flip-flops will attain a random state; the master reset (MR) input allows for the synchronization of the internal dividers, as well as multiple LVEP34s in a system. Single-ended CLK input operation is limited to a V
Features
---
|
35 ps Output-to-Output Skew
Synchronous Enable/Disable
Master Reset for Synchronization
The 100 Series Contains Temperature Compensation.
PECL Mode Operating Range: VCC = 2.375 V to 3.8 V with VEE = 0 V
NECL Mode Operating Range: VCC = 0 V with VEE = -2.375 V to -3.8 V
Open Input Default State
LVDS Input Compatible

Показывать

MC100LVEP34DTG Даташит PDF

5 страницы, 61 КБ

03/22/2006