AD9511BCPZ Купить - ADI Тактовый амортизатор, драйвер, схема фазовой автоподстройки

Картинки только для справки.Точные характеристики следует получить из паспорта продукта.

AD9511BCPZ

ADI

Clock Fanout Buffer 5Out 2IN 1:5 48Pin LFCSP EP Tray

Наличие: 552 шт.

Адрес доставки: Москва

Цена: ₽ 1,389.85

шт.

Купить

*Запросить предложение по оптовому количеству?

*Акции меняются очень быстро Контакты немедленно!

Производитель:

ADI

ЧипСити Номер продукта:

CC404739

Категория продукта:

Тактовый амортизатор, драйвер, схема фазовой автоподстройки

3D модель

Оплата:

Обновлено 17.06.2025, 07:48:07(GMT+3)

Проверка качества компонентов

тдел качества компонентов ЧипСити поддерживает вышеупомянутые многочисленные методы проверки, чтобы гарантировать качество компонентов. Узнать больше >

AD9511BCPZ характеристики

Атрибут	Значение атрибута
Номенклатура	AD9511BCPZ
Производитель	ADI
ЧипСити Номер продукта	CC404739
Категория продукта	Тактовый амортизатор, драйвер, схема фазовой автоподстройки
Даташит
3D модель	3D модель
Стиль Монтажа	Surface Mount
Количество Выводов	48 Pin
Корпус/Пакет	LFCSP-48
Частота	1.2 GHz
Напряжение Питания (DC)	3.13V (min)
Количество Выходных Интерфейсов	5 Output
Количество Цепей	1 Circuit
Количество Стежков	48 Position
Тактовая Частота	800 MHz
Рассеяние Мощности	0.85 W
Рабочая температура (Макс)	85 ℃
Рабочая температура (мин)	-40 ℃
Напряжение питания	3.135V ~ 3.465V
Напряжение питания (Макс)	3.465 V
Напряжение питания (мин)	3.135 V
Высота	0.83 mm
Рабочая Температура	-40℃ ~ 85℃
Жизненный Цикл Продукта	Active
Упаковка	Tray
RoHS Комплаенс	RoHS Compliant
Бессвинцовая Статус	Contains Lead
REACH SVHC Комплаенс	No SVHC
REACH SVHC Compliance Edition	2015/12/17
ECCN кодекс	EAR99
	Показывать Просмотр аналоги замена

AD9511BCPZ описание продукта

Product Details
The AD9511 provides a multi-output clock distribution function along with an on-chip PLL core. The design emphasizes low jitter and low phase noise in order to maximize data converter clocking performance. Three independent LVPECL and two LVDS clock outputs operate to 1.2 GHz and 800 MHz respectively. Optional CMOS clock outputs available to 250 MHz.
The PLL section consists of a programmable reference divider, R; a low-noise phase frequency detector, PFD; a precision charge pump, CP; and a programmable feedback divider, N. By connecting an external VCXO or VCO to the CLK2 and CLK2B pins, PLL output frequencies up to 1.6 GHz may be synchronized to the input reference, REFIN.
The clock distribution section provides LVPECL outputs and outputs that may be programmed to either LVDS or CMOS. Each output has a programmable divider, which may be bypassed or set to divide by any integer up to 32.
Each divider allows the user to change the phase of one clock output relative to another clock output. This phase select functions as a coarse timing adjustment. One output also features a programmable delay element with a user-selected, fullscale range to 10 ns. This fine tuning delay block is programmed with a 5-bit word, which gives the user 32 possible delays from which to choose.
The AD9511 is ideally suited for data converter clocking applications where maximum converter performance is achieved with sub-picosecond jitter encode signals.
The AD9511 is available in a 48-lead LFCSP and is specified from -40°C to +85°C. The part may be run from a single 3.3 V supply. Users wishing to extend the voltage range for external VCOs may run the charge pump supply, VCP, to 5.5V.
**Applications**
Low jitter, low phase noise clock distribution
Clocking high speed ADCs, DACs, DDS, DDC, DUC, MxFE™ Converters
Wireless infrastructure transceivers
High performance instrumentation
Broadband infrastructure
### Features and Benefits
Phase locked loop (PLL) Core
Reference input frequencies to 250 MHz
Programmable dual-modulus prescaler
Programmable charge pump (CP) current
Separate CP supply (VCP) extends tuning range
Two 1.6 GHz, differential clock inputs
5 programmable dividers, 1 to 32, all integers
Phase select for output-to-output coarse delay adjust
Three independent 1.2 GHz LVPECL outputs
Additive output jitter , 225 fs RMS
Two independent 800 MHz/250 MHz LVDS/CMOS outputs
Additive output jitter, 275 fs RMS
Fine delay adjust on one output, 5-bit delay words
4-wire or 3-wire serial control port
Space-saving 48-lead LFCSP

Показывать

AD9511BCPZ Даташит PDF

60 страницы, 1188 КБ

06/14/2005